Одноразрядные двоичные полусумматор и полный сумматор

Посмотрим, как, используя такие простейшие вентильные схемы, можно реализовывать схемы, выполняющие более сложные операции над двоичными сигналами, в частности необходимое для создания ЭВМ устройство для сложения чисел, представленных двоичным кодом.

На рис. 4.5 представлена одна из возможных реализаций цифровой схемы устройства, называемого двоичным полусумматором.

Схема двоичного полусумматора

Рис. 4.5. Схема двоичного полусумматора

Таблица истинности этого цифрового устройства

X

Y

С

S

F

F

F

F

F

Т

F

Т

Т

F

F

Т

Т

Т

Т

F

или, обозначив F = 0 и Т = 1,

X

Y

С

S

0

0

0

0

0

1

0

1

1

0

0

1

1

1

1

0

Если сигналы S и С на выходе схемы представить соответственно как младший и старший разряды двухразрядного двоичного числа, то операция, осуществляемая схемой над входными сигналами, представляющими одноразрядные двоичные числа X и Y, совпадает с операцией сложения двоичных чисел (0 + 0 = 00; 0 + 1 = 01; 1 + 0 = 01; 1 + 1 = 10). Другими словами, можно видеть, что эта схема формирует сигнал суммы S двух одноразрядных двоичных чисел и сигнал переноса в старший разряд С, принимающий значение 1 при сложении двух двоичных единиц (1 + 1 = 10).

Тем не менее возможностей приведенной схемы пока недостаточно, чтобы реализовать устройство для сложения многоразрядных двоичных чисел, так как оно не умеет обрабатывать переносы из младших разрядов.

Этого недостатка лишен представленный на рис. 4.6 возможный вариант цифрового устройства, называемого полным двоичным сумматором.

Схема и таблица истинности полного двоичного сумматора

Рис. 4.6. Схема и таблица истинности полного двоичного сумматора

40

В отличие от полусумматора (см. рис. 4.5), полный сумматор (см. рис. 4.6) позволяет не только суммировать одноразрядные двоичные числа и формировать сигнал переноса в старший разряд, но и учитывать при их сложении сигнал переноса Свх из предыдущего разряда.

Многоразрядный двоичный сумматор и арифметико-логическое устройство

Из одноразрядных двоичных полных сумматоров (см. рис. 4.6) можно собирать устройства, которые уже могут осуществлять суммирование многоразрядных двоичных чисел. На рис. 4.7 для примера представлена возможная схема для сложения двух четырехразрядных двоичных чисел — схема четырехразрядного двоичного сумматора.

Здесь {Х3, Х2, Х Xq} — это разряды (от старшего к младшему) первого двоичного слагаемого, {Y3, Y2, Yl3 Y0} — это разряды второго двоичного слагаемого, {S3, S2, Sl5 S0} — разряды числа, представляющего сумму этих слагаемых. С0 — это сигнал входного переноса четырехразрядного сумматора, а С4 — сигнал его выходного переноса.

Четырехразрядный двоичный сумматор

Рис. 4.7. Четырехразрядный двоичный сумматор

Аналогичным образом могут строиться устройства для суммирования двоичных чисел с большим количеством разрядов.

Устройство для суммирования многоразрядных двоичных чисел является главной частью устройства, выполняющего уже не одну, а несколько базовых операций над двоичными числами, — так называемого арифметико-логического устройства (АЛУ).

Арифметико-логическое устройство входит в состав центрального процессора ЭВМ и может выполнять над двоичными числами следующий набор операций:

  • • сложение;
  • • вычитание;
  • • изменение знака (преобразование в двоично-дополнительный код);
  • • поразрядный сдвиг вправо;
  • • поразрядный сдвиг влево;
  • • поразрядная логическая операция И;
  • • поразрядная логическая операция ИЛИ;
  • • поразрядная логическая операция НЕ (инвертирование разрядов).

Арифметико-логическое устройство обычно изображается на схемах следующим образом (рис. 4.8).

Арифметико-логическое устройство

Рис. 4.8. Арифметико-логическое устройство

X и Y — это шины двух входных многоразрядных двоичных операндов (в соответствии с разрядностью АЛУ), S — выходная шина результата операции.

Для переключения АЛУ в режим выполнения конкретной операции (выбора операции) управление им осуществляется подачей по специальной шине на его соответствующие входы кода этой операции (КОп), то есть двоичного числа с фиксированным количеством разрядов, каждому значению которого соответствует конкретная операция АЛУ. Заметим, что если АЛУ может выполнять восемь операций над двоичными числами, то для выбора конкретной операции достаточно трехразрядного двоичного кода.

Кроме этого, АЛУ обычно имеет еще четыре выхода, обозначенных на рис. 4.8 буквами С, V, Z и N, называемых выходами признаков, или флагов состояния, выполненной операции:

  • • единица на выходе С — признак наличия при выполнении операции переноса из старшего разряда, то есть неправильного результата операции сложения чисел без знака;
  • • единица на выходе V — наличие арифметического переполнения — признак неправильного результата при сложении чисел со знаком;
  • • единица на выходе Z — признак нулевого результата (все разряды двоичного кода на выходе АЛУ равны нулю);
  • • единица на выходе N — признак отрицательного результата (при интерпретации кода на выходе АЛУ как двоичного числа со знаком).

Контрольные вопросы

  • 1. Логическая операция И, ее таблица истинности и возможная схемная реализация.
  • 2. Логическая операция ИЛИ, ее таблица истинности и возможная схемная реализация.
  • 3. Логическая операция НЕ, ее таблица истинности и возможная схемная реализация.
  • 4. Полусумматор, его таблица истинности и возможная схемная реализация с помощью вентильных логических элементов.
  • 5. Одноразрядный полный сумматор, его таблица истинности и возможная схемная реализация с помощью вентильных логических элементов.
  • 6. Многоразрядный двоичный сумматор. Как соединить одноразрядные сумматоры для сложения многоразрядных двоичных чисел?
  • 7. Арифметико-логическое устройство, его назначение, назначение его входов и выходов.

Глава 5

 
Посмотреть оригинал
< Пред   СОДЕРЖАНИЕ   ОРИГИНАЛ     След >