Логические элементы на полевых транзисторах

Очень большое входное сопротивление МДП-транзисторов позволяет создавать ЛЭ динамического типа с малой площадью на кристалле и малой потребляемой мощностью при относительно низком быстродействии. ЛЭ арсенид-галлиевых ИС на МЕП-транзисторах (транзисторах с контактом металл—полупроводник) с каналами л-типа обладают сверхвысоким быстродействием. В основе ЛЭ на ПТ лежат инверторы (ключи) на л канальных МДП-транзисторах и комплементарных транзисторах (раздел 9.3). Рассмотрим логические элементы И—НЕ и ИЛИ—НЕ на л-канальных и комплементарных транзисторах.

В отличие от элементарного инвертора (ключа) (см. рис. 9.5) в ЛЭ И—НЕ вместо одного включено т активных транзисторов, которые при той же структуре и напряжениях дают в т раз меньший ток. На рис. 9.17 изображен ЛЭ И—НЕ с двумя последовательно включенными активными транзисторами УТ01 и УТ02 и один пассивный УТП [6]. Если на вход 1 или вход 2, или на оба

входа одновременно подать напряжение низкого уровня С/°, то либо один из соответствующих транзисторов, или оба транзистора УТ01 и УТ02 закрыты, ток через пассивный транзистор УТП не протекает и на выходе устанавливается напряжение высокого уровня и1 = С/ип1. Если же на входы поступает напряжение и1 у то все активные транзисторы открыты и на выходе устанавливается напряжение и0.

Рассматриваемые логические элементы имеют приблизительно те же характеристики и параметры, что и инвертор на рис. 9.5, если ввести эффективную удельную крутизну активного транзистора Кл эф = КА/т, где Кя удельная крутизна отдельного транзистора.

Передаточные характеристики, напряжение и помехоустойчивость ЛЭ определяются отношением Кпа зф п — эффективная удельная крутизна пассивного транзистора). Чтобы сохранить эти характеристики неизменными, ЛЭ должен иметь параметр Кпп в т раз меньше, чем у инвертора. На практике это отношение уменьшают за счет Кпу однако при этом пропорционально т увели-

Рис. 9.17

чивается время переключения, т. е. быстродействие получается хуже, чем у отдельного инвертора. Быстродействие можно сохранить на уровне инвертора, но при этом повышается уровень логического нуля и0 и снижается помехоустойчивость.

Для реализации логической операции ИЛИ—НЕ применяется параллельное включение активных транзисторов. Если хотя бы на один из входов подается напряжение С/1, то соответствующий активный транзистор открыт и на выходе устанавливается потенциал и0. При С/вых = Ц° на всех выходах все активные транзисторы закрыты и на выходе устанавливается напряжение С/1, равное напряжению питания.

Передаточная характеристика, напряжения £7°, £71 и помехоустойчивость будут такими же, как у инвертора при £/вх = £7° на одном из входов и изменяющемся напряжении на другом. Если на обоих входах напряжение ивменяется одновременно, то £7° уменьшается и помехоустойчивость растет.

В отличие от элемента И—НЕ быстродействие ИЛИ—НЕ выше и мало зависит от числа его входов, поскольку емкости транзисторов ЛЭ составляют лишь малую часть общей емкости Сн.

ЛЭ на комплементарных транзисторах И—НЕ (рис. 9.18, а) с последовательным и параллельным включением соответственно л-канальных и р-канальных транзисторов соответственно имеют характеристики и параметры, близкие к инвертору, представленному на рис. 9.8, а, эффективная удельная крутизна транзисторов которого Кп ^ = Кп/т> Крэф = тКр (индекс п относится к л канальному, а р — к р-канальному МДП-транзистору). При тех же геометрических размерах транзисторов, что и в

Рис. 9.18

инверторе, ток, задаваемый л канальными транзисторами в открытом состоянии, уменьшается в т раз, а ток, задаваемый р-канальными транзисторами, увеличивается в т раз. С ростом т отношение КпафрЭф уменьшается и помехоустойчивость

и* падает. С изменением т средняя временная задержка изменяется сравнительно незначительно по сравнению с элементом на л-канальных транзисторах. Для т> 5 средняя задержка растет пропорционально т.

Функция ИЛИ—НЕ реализуется с помощью параллельного включения л-канальных и последовательного включения р канальных транзисторов (рис. 9.18, б). В этом логическом элементе параметры Кп ^ и Кр^ в сравнении с инвертором равны Кп ^ = = тКгГ Крэф = Кр/т. С ростом т уменьшается помехоустойчивость по логическому нулю и® , в противоположность предыдущему случаю, когда уменьшается помехоустойчивость и по

логической единице. Средняя временная задержка увеличивается пропорционально т, т. е. сильнее по сравнению с элементом И—НЕ. Последние с точки зрения быстродействия являются более предпочтительными, чем ЛЭ ИЛИ—НЕ.

Помимо рассмотренных ЛЭ на МДП-транзисторах используются также так называемые динамические схемы, в которых происходит кратковременное запоминание информации с использованием конденсаторов, сформированных емкостями самих транзисторов с индивидуальными каналами.

В логических элементах сверхбыстродействующих ИС используются МЕП-транзисторы на основе СаАв.

9.7. Элементы полупроводниковых запоминающих устройств

Цифровые полупроводниковые ИС памяти используются в оперативных (ОЗУ) и постоянных (ПЗУ) запоминающих устройствах. ПЗУ хранят информацию при отключении источника питания, тогда как в ОЗУ она теряется. Статические ОЗУ памяти могут хранить информацию в течение длительного времени, а динамические ОЗУ — ограниченное время. Статические ОЗУ обладают максимальным быстродействием, а динамические ОЗУ обеспечивают максимальную информационную емкость и минимальную потребляемую мощность. Большая часть БИС памяти создаются на МДП-транзисторах, а ИС памяти — на биполярных

транзисторах, которые обладают повышенным быстродействием, но меньшей информационной емкостью.

Оперативные ЗУ состоят из накопителя и схем управления. Данные, которые необходимо запомнить, хранятся в накопителе. Схемы управления включают усилители, разного рода ключи, коммутаторы, дешифраторы и т. д.

Накопитель состоит из элементов памяти в основном на базе бистабильных ячеек (см. п. 9.4), каждая из которых хранит один бит информации, соответствующей хранению логических 0 и 1.

Чаще всего бистабильная ячейка представляет собой симметричный триггер, содержащий два инвертора с перекрестными обратными связями; выход первого инвертора соединен со входом второго, а выход второго — со входом первого.

В ОЗУ используется достаточно много типов запоминающих ячеек, некоторые из них, наиболее распространенные, представлены на рис. 9.19.

Ячейка на МДП-транзисторах с р каналами представляет собой триггер (транзисторы УТ,—УТ4) с управляющими ключами УТ5 и УТ6, соединенных шинами столбца У' и У" (рис. 9.19, а). При отсутствии выборки напряжение на шине X близко к нулю, транзисторы УТ5 и УТ6 закрыты, триггер отключен от шин столбца и элемент памяти хранит ранее записанную информацию.

При записи информации на одну из шин столбца подают напряжение £/°, а на другую — напряжение С/1, после этого на адресную шину X поступает положительный импульс с амплитудой, близкой к напряжению источника питания {/ип, который открывает транзисторы УТГ) и УТе и в точках Ап В устанавлива-

Рис. 9.19

ются такие же напряжения, что и на шинах У', У", и триггер находится в необходимом состоянии.

В режиме считывания при поступлении на шину X импульса выборки УТ5 и УТ6 отпираются и на шинах столбца устанавливаются напряжения, соответствующие состоянию триггера (С/° на одной из шин и Vі на другой), которые воспринимаются усилителем считывания. Таким образом, импульс на адресной шине в обоих режимах играет роль тактового импульса.

На рис. 9.19, б изображена запоминающая ячейка динамического типа, в которой информация сохраняется с помощью конденсаторов С{ и С2, сформированных транзисторами. Алгоритм

записи и считывания аналогичен предыдущему случаю.

При записи на шины У' и У" поданы соответственно уровни О и -£с = и1. Уровень -£с через ключ УТ4 поступает на затвор УТ,, который будет открыт. На затвор УТ2 подается уровень 0 и он будет закрыт. На емкостях С1 и С2 напряжения будут иметь значения соответственно иС1 = -<* с, ис2 = 0. Остаточный ток запертого УТ2 мал, и конденсатор Сг будет разряжаться очень медленно. Следовательно, исл и иС2 будут сохраняться длительное

время.

Для поддержания напряжения на емкости постоянным при ее неизбежном разряде при считывании осуществляют регенерацию, т. е. периодически производят запись того же кода. Динамические запоминающие ячейки из-за отсутствия источника питания в режиме хранения не потребляют мощности, поэтому они экономичнее статических.

Запоминающие ячейки на МДП(МОП)-транзисторах экономичнее и компактнее по сравнению с ячейками на биполярных транзисторах. Однако последние обладают лучшим быстродействием, чем МДП-ячейки.

Среди БТ наибольшее распространение получили ячейки памяти статического типа. Пример такой ячейки на основе МЭТ УТ! и УТ2 изображен на рис. 9.20 [6]. Шина строки X' выполняет также роль

Рис. 9.20

линии питания, на нее подается минусовой потенциал. Эмиттеры Эт2 и Э22 соединены с шинами столбца У' и У" и применяются для записи и считывания.

Вторая шина строки X", которая также используется как шина питания, на нее подается плюс. Транзисторы УТ3 и УТ4 вместе с генераторами /у и резисторами не входят в элемент памяти и служат для его управления.

В режиме хранения при одном устойчивом состоянии УТ1 открыт и насыщен, а УТ2 закрыт, т. е. Г/КЭ1 = £/КЭнас ~ ОД В, икэ2 ^ ~ £/'п = их>' - их'. В другом устойчивом состоянии, наоборот, УТ1 закрыт, а УТ2 насыщен, т. е. 17КЭ1 = 1Г„п, иКЭ2 = иКЭиас. На базы УТ3 и УТ4 подают одинаковые напряжения. На шинах У' и У" устанавливаются также одинаковые напряжения, при этом в управляющих эмиттерам Э12, Э22 токи практически отсутствуют.

В режиме считывания на шине X' повышается напряжение, на шине X" также повышается напряжение на такую или большую величину. При УТ, открытом, а УТ2 закрытом напряжение иБ2 на УТ2 увеличивается так же, как и на шине X'. Ток в эмиттере Э21 равен нулю, поэтому напряжение на шине У" (£/у") не изменяется. В управляющем эмиттере Э12 транзистора УТ1 появляется ток считывания. Напряжение С/у* повышается, а эмиттерный переход УТ3 запирается. Напряжение иБ1 транзистора УТ1 в первый момент скачком изменяется, управляющий эмиттерный переход отпирается и С/Б1 начинает изменяться, после чего управляющий эмиттерный переход отпирается и [/Б1 начинает изменяться с той же скоростью, что и и у. На шинах У' и У" возникает разность напряжений, поступающая на усилитель считывания.

Задержка между поступлением импульса выборки на шину X' и моментом срабатывания усилителя считывания (время считывания) определяется процессом заряда емкости шины Су током элемента памяти. При УТ! насыщенном, а УТ2 закрытом в режиме записи одновременно с подачей импульса выборки на шину X' повышается напряжение на базе транзистора УТ4. В результате УТ, запирается и большой ток генератора /у течет

через эмиттер Э22, переводя УТ2 в режим насыщения, при этом напряжение на коллекторе понижается. Транзистор УТ, в результате запирается. На Э12 будет обратное напряжение из-за роста напряжения на базе УТ3 и на шине У'.

Недостатком рассмотренной запоминающей ячейки является относительно низкое быстродействие из-за процесса рассасывания избыточных неосновных носителей в транзисторе, переключающемся из режима насыщения в закрытое состояние в режиме записи. Время считывания имеет заметную величину из-за малого тока считывания /сч.

Для увеличения /сч подключают генератор тока к шинам X' и X", а ускорение времени рассасывания достигается введением в схему диодов, включаемых параллельно и И2.

Из известных биполярных структур для СБИС наиболее пригодны структуры с инжекционным питанием.

 
< Пред   СОДЕРЖАНИЕ     След >