Усилители считывания и их функции

На рис. 10.4 приведена схема усилителя и его подключения к верхней BjH нижней //, разрядным подушинам, образующим j-й столбец накопителя. Усилитель содержит четыре транзистора: транзисторы VT , и VT2j выполняют усилительные функции, транзисторы VT2J и VT4J – функции нагрузки. Для повышения чувствительности усилителя используются положительные обратные связи: выход (сток) усилителя на транзисторе VT j подключен к входу (затвору) усилителя на транзисторе VT2j-, а выход (сток) усилителя на транзисторе VT2j подключен к входу (затвору) усилителя на транзисторе VT,,. C помощью сигнала Управление нагрузкой, подаваемого на затворы нагрузочных транзисторов VT2j и VT4j, можно изменять чувствительность усилителя. Таким образом, усилитель представляет собой по сути дела управляемую бистабильную ячейку.

В динамических ОЗУ предусматривается предварительная установка напряжения на разрядных шинах, равного Е/2, после чего подключается элемент памяти.

В первой, подготовительной фазе режима считывания:

  • • напряжение на разрядной подушине (например, нижней подушине Hj), к которой подключен элемент памяти Сэп, равно Е/2 + AU, а на другой подушине. Bj, к которой элемент памяти не подключен, – Ej2;
  • • на затворы транзисторов VT2j- и VT4j подается сигнал Управление нагрузкой с низким уровнем напряжения, транзисторы заперты и

Схема усилителя считывания и его подключения к верхней и нижней разрядным подушинам

Рис. 10.4. Схема усилителя считывания и его подключения к верхней и нижней разрядным подушинам

обладают бесконечно большим сопротивлением. Поэтому усилитель не способен воспринимать значение разности AU напряжений, поступающих на его входы В и Я соответственно с верхней и нижней разрядных полушин.

Во второй, исполнительной фазе режима считывания уровень сигнала Управление нагрузкой повышается, сопротивление нагрузочных транзисторов VT$j и РУ4 уменьшается и бистабильная ячейка опрокидывается в одно из устойчивых состояний.

Допустим, что AU > 0. В этом случае в открытое состояние переходит транзистор VTj, напряжение на его стоке в точке В становится близким к 0. Транзистор VT2j запирается, благодаря чему образуется цепь для заряда емкости Сэп от источника Е через нагрузочное сопротивление транзистора УТ^,. В процессе заряда емкость Сэп элемента памяти восстанавливает напряжение до исходного значения, равного Е.

Допустим, что Д U< 0. В этом случае в открытое состояние переходит транзистор VT2J, напряжение на его стоке в точке Н становится близким к 0. Следовательно, емкость СЭП элемента памяти восстанавливает напряжение до исходного значения, близкого к 0. Транзистор VTj запирается, образуя цепь для заряда емкости Су верхней разрядной полушины от источника Е через нагрузочное сопротивление транзистора VT2j.

Благодаря свойству усилителя восстанавливать исходные напряжения на элементах памяти они используются в циклах регенерации, реализация которых будет рассмотрена ниже.

Точки В и Н усилителя являются одновременно входами и выходами усилителя, поэтому достаточно к одной из них подключить выходной буфер для считывания хранимой информации.

 
< Пред   СОДЕРЖАНИЕ     След >