Неполный одноразрядный сумматор

Для построения логической схемы неполного сумматора на основании таблицы истинности составим выражения для суммы и переноса в первый разряд:

Схема неполного сумматора приведена на рис. 13.6, а. Полученные в результате моделирования временные диаграммы (13.6, б) показывают, что на временном интервале О получаем 0 + 0 = 00; на интервале 1–0 + 1 = 01; на интервале 2–1 + 0 = 01; на интервале 3–1 + 1 = 10 = 210, т.е. приведенная схема выполняет операцию арифметического сложения двух одноразрядных двоичных чисел:

Полный одноразрядный сумматор

Как показано в параграфе 4.1, полный одноразрядный сумматор может быть составлен из двух неполных одноразрядных сумматоров (см. рис. 4.3, в). На рис. 13.7, а приведена логическая схема

Карты Карно с оптимальной разметкой карт для каждого выходного сигнала (а) и схема устройства (б)

Рис. 13.5. Карты Карно с оптимальной разметкой карт для каждого выходного сигнала (а) и схема устройства (б)

полного одноразрядного сумматора, построенная по этому способу. В качестве неполных одноразрядных сумматоров использовалась схема на рис. 13.6, а. Полученные в результате моделирования временные диаграммы (рис. 13.7, б) показывают, что для полного одноразрядного сумматора выполняется операция арифметического сложения трех одноразрядных двоичных чисел:

(0 +ь0 + 0 = 00 – интервал 0, 0 + 0+1 = 01 интервал 1. 0+1 + 0 = 01 – интервал 2, 0 + 1 + 1=10 – интервал 3, 1+0 + 0 = 01 – интервал 1, 1 + 0 + 1 = 10 – интервал 5, 1 + 1+ 0 = 01 – интервал 6, 1 + 1 + 1 = 11 – интервал 7).

Неполный одноразрядный сумматор (а) и временные диаграммы, поясняющие принцип его работы (б)

Рис. 13.6. Неполный одноразрядный сумматор (а) и временные диаграммы, поясняющие принцип его работы (б)

Полный одноразрядный сумматор (а) и временные диаграммы, поясняющие принцип его работы (б)

Рис. 13.7. Полный одноразрядный сумматор (а) и временные диаграммы, поясняющие принцип его работы (б)

При обработке цифровой информации последовательностные устройства, обладая памятью, позволяют сохранять результаты операций, выполненных комбинационными устройствами. Ниже приведены результаты схемотехнического моделирования с помощью пакета программ Micro-Logic II некоторых схем триггеров, регистров и счетчиков, рассмотренных в параграфах 3.7–3.9.

 
< Пред   СОДЕРЖАНИЕ     След >