Меню
Главная
Авторизация/Регистрация
 
Главная arrow Информатика arrow Информатика

Управляющий автомат с программируемой логикой (УАПЛ)

Назначение и состав УАПЛ

Управляющий автомат должен сформировать требуемую для операционного автомата последовательность микрокоманд F1, F2, F3 на основании сигналов X1, X2 логических условий, поступающих из операционного автомата. В его состав входят узел памяти (в виде комбинационной схемы – см. рис. 4.33) и блок микропрограммного управления (БМУ – см. рис. 4.34), которые подробно рассмотрены в параграфе 4.4. Приведем схемные особенности этих узлов, выполненных средствами Micro-Logic II для моделирования процессов в УАПЛ, и результаты проверки их функционирования.

Узел памяти

Для рассматриваемого операционного автомата в памяти должно храниться шесть микрокоманд. Помимо 3-разрядного адреса каждая микрокоманда микропрограммы содержит 3-разрядное поле условий перехода и 3-разрядное поле микрокоманд для управления операционным автоматом. Таким образом, необходимо хранить шесть 9-разрядных микрокоманд.

Моделируемая схема изображена на рис. 13.25, а и отличается от схемы, приведенной на рис. 4.33, наличием двух

Память микропрограммы в виде комбинационной схемы (а) и временные диаграммы, поясняющие принцип ее работы (б)

Рис. 13.25. Память микропрограммы в виде комбинационной схемы (а) и временные диаграммы, поясняющие принцип ее работы (б)

буферов в цепях ∏Xt и ILX2. Схема имеет три адресных входа AD0', AD', AD2', на которые поступает модифицированный адрес из блока микропрограммного управления. C ее выхода снимается 9-разрядная микрокоманда микропрограммы (см. табл. 4.14 – алгоритм 2), содержащая трехразрядный адрес (AD0, AD1, AD2), указанный в микропрограмме, сигналы проверки логических условий (∏, ПХ2, IlX1) и микрокоманд (Y1, Y2, Y3).

Проверка работоспособности комбинационной схемы заключается в подаче на ее вход 3-разрядных адресов AD2', AD1', AD0' и получении на выходе 9-разрядных данных. Проверка показала, что узел памяти выполняет свои функции, так как выходные данные совпадают с микрокомандами микропрограммы, приведенными в табл. 4.14 (алгоритм 2). Например, из рис. 13.25, б ясно, что на интервале 3 на вход схемы подается адресный код AD2ADilAD0' = 010, а с выхода снимаются 9-разрядные данные 100101000, которые совпадают со строкой 3 для МКЗ табл. 4.14. Отметим, что интервалы 4, 7 и 8 не следует принимать во внимание, поскольку они отражают ячейки памяти, не содержащие микрокоманд.

В схеме блока микропрограммного управления (рис. 13.26, а) T-триггеры выполнены на JK-триггерах, а для

Блок микропрограммного управления (а) и временные диаграммы, поясняющие принцип его работы (б)

Рис. 13.26. Блок микропрограммного управления (а) и временные диаграммы, поясняющие принцип его работы (б)

нормального функционирования блока введены элементы задержки D20 и три D-триггера. В БМУ можно выделить три адресных канала и узел управления. Каждый адресный канал содержит:

  • • JK-триггер с асинхронными RS-входами для загрузки разрядов (AD0, AD1, AD2) адреса;
  • • два элемента 2И-НЕ, управляемых синхроимпульсами СИ. При СИ = 0 логические элементы открыты и разряды адреса заносятся в JK-триггер; при СИ = 1 JK-триггер переводится в счетный режим, так как S = R 1=и J = K 1?=
  • • D-триггер для временного хранения разряда адреса.

Узел управления состоит из логических элементов 2И-2И- ИЛИ и ЗИ. При СИ = I, П = 1 он вырабатывает сигнал T= 1, если выполняется одно из условий IlX1 ■ X1 = 1 или IIX1 ∙ X2 = 1, где П – сигнал, инициирующий проверку логических условий; IIX1, ПХ2 – единичные сигналы, указывающие по какому условию происходит проверка; X1, X2 – сигналы, информирующие о выполнении или невыполнении логических условий (поступают из операционного автомата). Для простоты на рис. 13.26, а отражена только проверка логического условия X1, поэтому на выходы нижней схемы И логического элемента 2И-ИЛИ поданы нулевые сигналы.

Если формируется сигнал T= 1, то содержимое счетчика, составленного из JK-триггеров, увеличивается на 1, следовательно, происходит модификация адреса.

К узлу управления можно отнести два инвертора и элементы задержки D20, обеспечивающие работу счетчика на JK- триггерах и загрузку D-триггеров с требуемой задержкой.

При проверке функционирования БМУ на его входы подавался постоянный адресный код AD2AD1AD0 = 011, соответствующий микрокоманде проверки логического условия X1. Рассматривалось 8 комбинаций сигналов ∏, HX1, X1, при этом сигнал П = 1 на интервалах 0–8 и П = 0 на интервалах 9–18. В результате проверки выявлено, что при комбинации ∏ = IIX1 = X. = 1 выходной адрес AD2ADiAD0 =AD2AD1AD0 + 1 = 0100. При всех других комбинациях входной адресный код оставался неизменным, т.е. AD2ADiAD0 = AD2AD1AD0 + 1 = 011.

 
Если Вы заметили ошибку в тексте выделите слово и нажмите Shift + Enter
< Предыдущая   СОДЕРЖАНИЕ   Следующая >
 

Популярные страницы